一.固化流程
固化流程(Verilog部分)
在Block Design中创建Processing System
Zynq Processing System IP核配置
配置完后在Block Design中Run Block Automation(引脚自动Make Eternal)
Generate Output Create HDL Wrapper
在design_1_wrapper(PS的Wrapper)中例化原来的顶层
先综合,然后分配管脚
File→Export→Export导出硬件描述,记得勾选Bit File
固化流程(SDK部分)
上接Verilog部分
File→Launch SDK: 启动之后SDK会自动导入我们刚才定制的处理器硬件描述工程代码
自动生成硬件描述的代码工程 system.hdf: 硬件描述文件
新建FSBL(First Stage BootLoader)工程
Project Explore出现三个工程
硬件描述工程
FSBL工程
FSBL板级支持包
固化流程(制作FPGA启动配置文件)
上接SDK部分
XILINX→Create Boot Image→Output BIF file path: 选择BIF文件路径
Output path同步更新: 也在这个路径下面,同时BIN文件也在该目录,BIN文件包含我们的FPGA所需要固化的BIT文件
Boot Image Partition添加文件
选择fsbl.elf→Partition type→bootloader :添加fsbl启动引导代码生成的可执行文件，也就是我们SDK新建的FSBL工程自动生成的arm可执行文件
选择比特文件 Partition type→datefile:
XILINX→Program Flash烧写程序
二.Processing System核配置
PS-PL Configuration :
general→enable clock resets→取消FCLK_RST0 :Zynq提供了四个对外输出的复位信号,低有效,此处不需要
general→AXI non secure enablement→GP Master AXI interface→取消M AXI GP0 interface: 这里我们也没有任何用到连接其他模块的总线接口,所以也不需要
Peripheral I/O Pins
Peripheral→Quad SPI Flash→勾选Single SS 4Bit IO
MIO Configuration
Memory interfaces->Quad SPI Flash->Signle SS 4-bit IO展开: 修改速度为Fast
Clock Configuration
PL Fabric Clocks→取消FCLK_CLK0: 取消PS对PL的时钟输出
DDR Configuration
DDR Controler Configuration:→Memory Type选择MT41J128M16 HA-125: DDR控制器选择
Memory Part: 选择16位